FH Bielefeld
University of
Applied Sciences

Neuro-inspirierte ressourcen-effiziente Hardware-Architekturen für plastische SNNs (NireHApS)

Spikende neuronale Netze, SNN, event-basiert Sensoren, DVS, FPGA, Many-Core, neuromorphe Beschleuniger, Online-Lernen


Fachhochschule Bielefeld
Fachbereich Ingenieurwissenschaften und Mathematik
Interaktion 1
33619 Bielefeld

 

Projektbeteiligung
Universität Bielefeld (https://www.cit-ec.de/en/ks)

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Laufzeit
01.02.2021 – 30.11.2024


Projektförderung

"KI/ML" - GRK KI "Data-NInJa" (https://dataninja.nrw/)                                      

 

Logo Ministerium für Kultur und Wissenschaft des Landes NRW

 

Kurzbeschreibung

Spikende/event-basierte neuronale Netze (SNN) unterstützen eine energieeffiziente Verarbeitung, da sie im Gegensatz zu künstlichen neuronalen Netzen (KNN) ereignisgesteuert arbeiten. Dieses bietet Vorteile bei geringen Änderungen in kontinuierlichen Daten (wenige Ereignisse pro Zeit) z.B. für event-basierte Sensoren, wie z.B. Dynamic Vision Sensor (DVS) Sensoren, deren Daten-Repräsentation der des Netzes entspricht. Als weiteren Vorteil weisen SNNs ein inhärentes Verständnis von Zeit auf. Event basierte Lernverfahren ermöglichen die Optimierung des Netzwerkes mit lokalen Informationen (unsupervised) und Fehlersignalen (reward-based). Ähnlich dem biologischen Vorbild spielen Zeitskalen eine Rolle (kleinere Änderungen zur Laufzeit vergleichbar zum Kurzzeitgedächtnis, größere Änderungen bei Inaktivität, z.B. im Schlaf). Hardwarebeschleuniger für KNNs, wie z.B. Intel MOVIDIUS, sind reine Inferenzbeschleuniger und nicht für Anwendungen mit wenigen Eingangsdaten (Spärlichkeit) und Adaptivität zur Laufzeit optimiert.

Ziel des Vorhabens ist eine Entwurfsraumexploration eingebetteter Hardwareplattformen, die zum einen die ressourceneffiziente Ausführung von Spikenden Neuronalen Netzen (SNNs) erlauben, zum anderen aber auch die Möglichkeit der Adaption (d.h. Online-Lernen) erlauben. Die Exploration der neuromorphen Beschleuniger umfasst rekonfigurierbare Hardwareplatt-formen (Field Programmable Gate Arrays (FPGAs)) und programmierbare prozessorbasierte Many-Core Systeme.

Basis ist ein integrierter Entwurfsablauf, der, ausgehend von einer Backend-unabhängigen Darstellung zur Beschreibung von SNN-Netzarchitektur, Lernalgorithmus, Neuronen- und Synapsenmodell, SNNs automatisiert auf parametrisierbare Hardwarearchitekturen abbildet. Die entwickelten Hardwareplattformen werden im Rahmen eines Prototypenaufbaus mit event-basierten Sensoren (z.B. DVS-Kameras) gekoppelt und anhand praktischer Anwendungsszenarien zweier Domänenexperten aus der Vision-basierten Qualitätskontrolle und der Präsenz-detektion erprobt und evaluiert.

Weitere Informationen

 

Die Abbildung zeigt den integrierten Entwurfsablauf beginnend bei der Modellbildung der SNNs, über die Abbildung auf parallele Hardwarearchitekturen, bis hin zur Adaption durch Online-Lernen.